9/22第一次的實習圖

這是老師上課交的第一個題目

當完成後有股成就感，希望以

後也能靠自己寫很多程式作圖

module top;
wire a,b;
reg c;
System_clock #100 clock1(a);
System_clock #50 clock2(b);
always
#1 c=a&b;
endmodule
module System_clock(clk);
parameter PERIOD=100;
output clk;
reg clk;
initial
clk=0;
always
begin
#(PERIOD/2)clk=~clk;
#(PERIOD/2)clk=~clk;
end
always@(posedge clk)
if ($time>1000)
#(PERIOD-1)$stop;
endmodule

verilog學習營 ９／１５

辛樂克颱風還沒走，我們還是得淋雨到學校上課，晚上～

肚子好餓，不過還是得上課

不過老師人很好

我想這堂課應該會上的很愉快～